什么是MOM电容？

共计 1604 个字符，预计需要花费 5 分钟才能阅读完成。

一、结构原理

1.1 结构组成

MOM 电容是利用 同层金属层之间的交叉叠加 形成的金属 - 氧化物 - 金属结构：

• 上下两层金属互相平行排列，常用的组合有 Metal3/Metal4、Metal4/Metal5 等。

• 中间隔着一层介电材料，通常是工艺自带的 SiO₂ 或 SiON。

1.2 电容形成机制

• 电场在同层金属之间建立，形成电容；

• 电容值由重叠面积、介质厚度、介电常数决定；

• 多组金属线交错可以堆叠增强电容。

二、电学特性

2.1 电容密度

• 相较于 MIM，MOM 的单位面积电容密度较低（约 0.3~1 fF/μm²），取决于工艺节点和金属堆叠方式。

2.2 容差（Variation）

• 电容值对金属线宽、间距、厚度等参数波动较 敏感，容差一般较大（±10%~±20%）。

2.3 线性度

• 中等线性；在中低电压下变化较小，但不能用于高精度模拟场合。

2.4 温度系数

• 温度变化会引起线宽、间距及电容值微变，一般设计中需考虑补偿或容忍。

2.5 Q 值（品质因数）

• 相对 较低，不适合高频场景；

• 有较大寄生电阻、电感影响其频率性能。

2.6 ESD 耐压

• 因为结构分散、间距较宽，MOM 电容具备一定抗 ESD 能力，适合用于接口或保护电路。

三、工艺实现

3.1 工艺兼容性

• 高度兼容标准 CMOS 工艺，无需额外 mask 或 process；

• 几乎所有 CMOS 工艺平台都支持 MOM 电容结构。

3.2 金属层选择

• 可以任意选择金属层组合（越高层金属越厚，寄生小）；

• 常见组合：M3/M4、M4/M5、M5/M6 等；

• 多层堆叠（如 3 层）可以提升电容密度。

3.3 版图设计规范

• DRC 限制：金属宽度、间距、金属层交错方式；

• 必须加入 dummy 金属层确保结构对称，避免边缘效应。

四、设计与布局

4.1 电容矩阵构建

• 多指结构形成电容阵列，可以定制电容值；

• 多采用重复单元方式构建整体结构，便于 layout 规划与建模。

4.2 匹配性优化

• 采用 common-centroid 布局提高匹配性（特别在差分电容、采样阵列中）；

• 添加 dummy 线条、防止边缘效应造成 mismatch；

• 使用 shield 金属层防止底部寄生电容干扰（GND/VDD 包围）。

4.3 寄生效应控制

• 电容周围金属会引入 parasitic capacitance；

• 可用 fill pattern 补偿非对称区域，减小 parasitic mismatch；

• 适当增加层间距、加 shield 可降低寄生耦合。

五、优缺点分析

5.1 优点

• 工艺普适：不依赖特殊层，适合所有 CMOS 工艺；

• 成本低廉：无需额外工艺 mask；

• 结构灵活：可根据电容值灵活设计版图；

• ESD 强度高：在输入保护 / 偏置网络中表现稳定。

5.2 缺点

• 电容密度低：面积大，不适合做大电容；

• 线性度、精度一般：不能用于高精度模拟系统；

• 寄生多、Q 值低：不适合射频（RF）场景；

• 容差大：需搭配匹配结构或后期校准使用。

六、典型应用场景

1.模拟电路中的偏置电容、补偿电容

• 例如运放中的 Miller 补偿、电流镜的负载电容。

2.ADC、DAC 的采样电容阵列

• 若精度要求不高，MOM 可用于 SAR ADC 的电容阵列。

3.PLL、Bandgap、LDO  中的参考电容

• 面积够用、精度容忍度大的模拟电路首选。

4.数字延迟滤波、电压缓冲电容

• 例如 CLK 栅极的去耦或延迟调节。

5.ESD/ 保护电路中的旁路电容

• 抗击穿性能较好，结构坚固。

七、仿真与模型支持

• 多数工艺 PDK 都提供 MOM 电容模型，如：

cap_mom, cap_cmim, cap_2m_mom  等

• 在 Spectre、HSPICE 仿真中，应启用 parasitic 提取（RC extraction）；

• MOM 容差高，建议做 Corner/Monte Carlo 分析验证可靠性；

• 若用于高匹配场合（如 ADC），建议加布局对称结构或后期校准电路。

八、小结

MOM 电容是一种   工艺友好、成本低、结构灵活   的通用型片上电容，非常适合放在成本敏感、精度中等、面积不受限的模拟 / 混合信号电路中。如果你对面积、电容精度、Q 值有更高要求，才考虑使用 MIM 或 IPD 等更高阶结构。